gyppe ha scritto:Però è anche colpa della wittig che ha rilasciato solo il firm 1.2 che era
proprio penoso davvero e hanno lavorato tanto per metterlo a posto, avessero
rilasciato l'1.4 ora saremmo molto più avanti.
Credo che Oliver G. lo sviluppatore dell'oscilloscopio
che lavorava per la Wittig non ha mai terminato il
firmware dell'oscilloscopio perché non è mai riuscito a
realizzare in modo soddisfacente tutta la logica necessaria
per le varie funzioni dell'oscilloscopio che si trova nella
FPGA stessa. (Codice VHDL). Oltre a questo, credo che uno
dei problemi maggiori è stato quello delle relativamente
modeste prestazioni del softcore dove gira il firmware.
Sotto sono visibile alcune informazioni che dovrebbero
permettere di capire come è stato affrontato il problema
dalla Rigol e dalla Wittig.
RIGOL:
Le funzioni principali dell'oscilloscopio Rigol DS1052E sono
implementate con questi tre chip:
Analog Device: Blackfin ADSP-BF531
Altera: Cyclone III FPGA
Lattice: CPLD
Oltre a questi chip, ci sono naturalmente le varie memorie
e altri chip vari. Nella FPGA c'è implementata tutta la
logica "cablata" che serve per collegare i vari chip ed
ottenere i vari sistemi di trigger dell'oscilloscopio e tutto
quello che deve essere risolto con l'hardware per avere il
massimo della velocità .
Il firmware gira sul chip Blackfin ADSP-BF531 che è MCU e DSP
in uno. Questo chip si presta bene per questa applicazione che
richiede una notevole potenza di calcolo e deve gestire segnali
complessi. Il clock del core di questo chip va da 400 MHz a
600 MHz. Sito Analog Device, articolo su Rigol:
LINK
* * *
WITTIG:
Nell'oscilloscopio Wittig si è deciso di fare tutto con una
sola FPGA Altera Cyclone II e per fare girare il firmware si è
utilizzata una CPU implementata nella FPGA stessa. La CPU è il
softcore NIOS della Synopsys a 32-bit con clock a 33 MHz.
(La prima versione NIOS per questa FPGA, da non confondere con
l'attuale NIOS II). Secondo le informazioni pubblicate da
Hayo W., l'attuale sviluppatore del firmware, nella versione
utilizzata del softcore NIOS, il supporto matematico esteso non
è stato attivato. Schema a blocchi dell'oscilloscopio Wittig:
LINK
Da quello che si può leggere sul forum mikrocontroller.net, i
piani futuri di questo progetto diventato open source, sono quelli
di utilizzare un softcore più performante e rifare tutta la logica
(codice VHDL) presente nella FPGA. Per quest’ultima parte, il
codice VHDL, dovrà essere riscritto da zero perché per motivi di
copyright quello originale non è stato rilasciato come open source.
Saluti,
Franco
, è che con lo scambio di idee che è nato con Franco, io che continuo a difendere il welec non vorrei apparire come un commesso che cerca di piazzare il suo prodotto, cerco solo di farlo conoscere nella speranza di trovare altri aiuti per migliorarlo sempre più e ci tengo a precisarlo. 
Corretti alcuni problemi di visualizzazione e aggiunto un'altro menù.
